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功耗，是所有芯片设计工程师都需要考虑的问题，不管是手机等消费电子，还是汽车电子，更亦或是大热的物联网芯片，都对芯片功耗提出越来越低的要求。提升产品体验、提高可靠性、降低成本成为低功耗IC设计的主要驱动因素，在高度受限的功耗和面积下，需要实现日益复杂的功能，使得IC设计更具挑战性。
为此，我们专门为工程师们开设了一场高阶低功耗前端设计（Low Power Flow HLD【Front-End】）培训。本次课程聚焦于CMOS低功耗IC前端设计，内容包括为MV低功耗优化指定PVT，使用自上而下和分层UPF方法执行低功耗RTL合成，插入电源域感知扫描链，检查RTL和门级设计的逻辑等价性，对预排样设计进行静态时序分析，分析平均和峰值功耗，验证在门级设计上运行MV规则检查的结果等。
码上报名
时间：2020年6月17日-18日
培训方式：在线培训，webex授课+vpn实操
组织单位：中国科学院青岛EDA中心 （中科芯云微电子科技有限公司）
Overview 课程介绍
In this workshop, you will perform high-level design steps necessary to synthesize, analyze, and verify a multi-voltage design with shutdown requirements using the IEEE 1801 UPF-based Synopsys Eclypse Low-Power Flow. You will:
Identify the library requirements to implement a MV low-power design
Create, modify, interpret, and apply power-intent (UPF) files
Correctly specify PVT requirements for MV low-power optimizations
Perform low-power RTL synthesis using top-down and hierarchical UPF methodologies
Generate a gate level design that is MV-clean
Insert power-domain aware scan chains
Check for logic equivalence of RTL and gate-level designs
Conduct static timing analysis on the pre-layout design
Analyze average and peak power consumptions
Verify the results of running MV rule checks on the gate-level design
Objectives 培训目标
At the end of this workshop, using the Front-End Synopsys Eclypse Low-Power Flow, you should be able to perform the following high-level design objectives:
Create, interpret, and apply UPF files that capture the stated power intent requirements
Synthesize designs for the power intent andpower-optimization requirements using both top-down and hierarchical UPF methodologies
Describe the effect of performing a supply-net-aware always-on synthesis
Insert scan chains taking into account the existing power domains while minimizing switching activity
Ensure that the gate-level design is MV clean
Ensure equivalence checking of logic functionality between RTL and gate- level using the design and UPF files
Perform static timing analysis
Generate peak and average power analysis reports/waveforms
Analyze gate-level design for MV rule violations
Write out all needed files for physical implementation
Prerequisites 参训需求
To benefit the most from the material presented in this workshop, students need:
A basic working knowledge of Synopsys Design Compiler and PrimeTime tools. Working knowledge of the other Synopsys tools used (list at the end of course description) in the workshop is desirable, but not required, to complete this workshop
An awareness of the basics of low-power design techniques. This workshop teaches how to implement these techniques
Course Outline 课程安排
Day 1
Introduction to Low Power Solution
Specifying Power Intent: UPF (Lab)
RTL Synthesis (Lab)
Hierarchical UPF Flow and DFT (Lab)
Day 2
Lab-4: Hierarchical UPF Flow and DFT (Lab Contd.)
Logic Equivalence Checking (Lab)
Static Timing and Power Analysis (Lab)
Multi Voltage Rule Checking (Lab)
讲师介绍
任雪倩 资深应用工程师
曾就职于中国科学院微电子研究所，担任数字集成电路设计工程师。现就职于Synopsys，担任资深应用工程师，深度参与Synopsys数字化流程设计，精通Synopsys数字流程设计工具，曾为多家国内外半导体企业提供技术支持。培训经验丰富，曾多次为国内外知名半导体公司进行Design Compiler，PrimeTime，以及PrimePower等课程的培训。
适用人群
IC工程师
相关专业的本科生、研究生
期望从事集成电路设计拿高薪的求职者
IC公司产品经理及管理者
收费标准
1. 标准学费1500元/人；
2. 学费早鸟价1000元/人，即日起至6月1日前交费可享受，仅限10个名额，先到先得；
3. 团体价（3人及以上团体报名）800元/人。
4. 青岛国际创新园区内，政府招商引资的微电子企业，每个企业有1个免费参加培训的名额，超出名额按800元/人付费（需提供认定企业专用申请表<中科院青岛EDA中心提供申请表>，企业盖章有效）。
5. 全国在校大学生，凭学生证可以享受500元/人优惠价格；青岛高校在校大学生，凭学生证可以享受400元/人优惠价格。
说
明
①园区企业申请表盖章后，扫描件或者照片发送至training@chip-cloud.com，审核通过即可参加。
②学生注册费，需提供学生证或所在学校出具的学生证明（加盖学校或学院公章），扫描件或者照片发送至training@chip-cloud.com，审核通过后即可参加。
③学费含授课费、资料费，培训教材邮寄给学员个人。
④未尽事宜，请咨询0532-88610180 臧老师
付款信息
户 名：中科芯云微电子科技有限公司
开户行：中国建设银行青岛崂山支行
账 号：37150198682700000951
请于2020年6月10日前，将注册费全额汇入以上账户，并在备注中注明款项信息（6月17日培训+公司+学员姓名）
证书
本次培训由中国科学院青岛EDA中心及Synopsys联合举办，按时完成培训任务的学员将获得由中国科学院EDA中心及Synopsys联合出具的培训证书。
温馨提示：本次培训组织权、解释权归中国科学院青岛EDA中心所有，中国科学院青岛EDA中心享有根据疫情防控态势、报名情况取消培训或者更改培训时间的权利。
中科芯云微电子科技有限公司
中科院青岛EDA中心（中科芯云微电子科技有限公司）是中科院EDA中心网络化服务平台的分支机构，是青岛“芯谷”建设的集成电路行业公共技术服务平台，是青岛新旧动能转化重大项目之一。
中心作为青岛地区集成电路产业的技术支撑平台、人才教育培训平台、创新及孵化平台，面向集成电路行业为企业、院校提供从EDA工具、芯片设计研发到加工协同的一站式技术服务；同时中心致力于集成电路共性技术研究和科研成果的产业转化，以推动集成电路产业发展。
END